home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / programmer / 7373 < prev    next >
Encoding:
Internet Message Format  |  1996-08-05  |  2.8 KB

  1. Path: informatik.tu-muenchen.de!fischerj
  2. From: fischerj@informatik.tu-muenchen.de (Juergen "Rally" Fischer)
  3. Newsgroups: comp.sys.amiga.programmer
  4. Subject: Re: CHIP RAM speed test resul
  5. Date: 15 Apr 1996 14:05:16 GMT
  6. Organization: Technische Universitaet Muenchen, Germany
  7. Distribution: world
  8. Message-ID: <4ktl2s$8tr@sunsystem5.informatik.tu-muenchen.de>
  9. References: <4j6jv0$1im@serpens.rhein.de> <5827.6659T112T770@mbox.vol.it> <1996Apr2.234528.8971@scala.scala.com> <4k1kk3$i2q@sunsystem5.informatik.tu-muenchen.de> <4k1oqk$aom@freenet-news.carleton.ca>
  10. NNTP-Posting-Host: hphalle5.informatik.tu-muenchen.de
  11. Originator: fischerj@hphalle5.informatik.tu-muenchen.de
  12.  
  13.  
  14. In article <4k1oqk$aom@freenet-news.carleton.ca>, de351@FreeNet.Carleton.CA (K. C. Lee) writes:
  15. |> Organization: The National Capital FreeNet
  16. |> Lines: 41
  17. |> Sender: de351@freenet2.carleton.ca (K. C. Lee)
  18. |> Message-ID: <4k1oqk$aom@freenet-news.carleton.ca>
  19. |> References: <4j6jv0$1im@serpens.rhein.de> <5827.6659T112T770@mbox.vol.it> <1996Apr2.234528.8971@scala.scala.com> <4k1kk3$i2q@sunsystem5.informatik.tu-muenchen.de>
  20. |> Reply-To: de351@FreeNet.Carleton.CA (K. C. Lee)
  21. |> NNTP-Posting-Host: freenet2.carleton.ca
  22. |> 
  23. |> 
  24. |> Juergen "Rally" Fischer (fischerj@Informatik.TU-Muenchen.DE) writes:
  25. |> > 
  26. |> > ok, so why my 020 needs _12_ cycles , i.e. _846_ ns (!!!!) to load a
  27. |> > byte/.w/.l from chipmem ?
  28. |> 
  29. |> Remember that the CPU is not the only one that have access to your chip
  30. |> ram... ( I don't know too much about AGA 64-bit fetch and all the funny
  31.  
  32. This is not the reason. same goes for master dma off.
  33. This also won't explain why reads are slower than writes although the
  34. 020 can read in 6 cyles, i.e. beyond 8 cycles.
  35.  
  36. |> screen modes.)  Your CPU have 1/2 of the bandwidth available and also have
  37. |> to wait if it trys to access the memory at the wrong time.
  38. |> 
  39. |> > that's unlogic, because any acess should be delayed by a fix amount
  40. |> > of time. but: load 6 -> 12 cycles (difference: 6), store 4 -> 8 cycles
  41. |> > (difference: 4).
  42. |> 
  43. |> May be it is the memory access pattern ?  I wouldn't even try to figure
  44. |> things in a CPU with caches.
  45.  
  46. It is not the cache, my cpu got no datacache. 
  47. Anyway, wrong results dues to caching would mean _faster_ results, not
  48. slower ;->
  49.  
  50. |> 
  51. |> > BTW imho it should cost almost nothing to add a A3000-alike chipmembuffer,
  52. |> > did you do it in walker ? I really hope so. 4 longwords would even
  53. |> 
  54. |> What chip buffer is that ?  The 020 already have 32-bit access to the chip
  55. |> ram.
  56.  
  57. The A3000 has 32bit acess, too. but it is buffered so cpu can go on
  58. with fastmemacess while the write is done.
  59.  
  60. |> >    fischerj@Informatik.TU-Muenchen.DE (Juergen "Rally" Fischer)   =:)
  61. |>  
  62. |> K. C. Lee
  63. ------------------------------------------------------------------------
  64.    fischerj@Informatik.TU-Muenchen.DE (Juergen "Rally" Fischer)   =:)
  65.  
  66.